Flip Flop

Flip-flop J-K 


Este flip-flop J-K se considera como el FF universal. Su símbolo lógico se muestra en la figura . Tiene dos entradas para datos etiquetadas como J y K así como otra para el pulso de reloj (CK). También tiene dos salidas: Q y Q’. La flecha (> ) en la entrada CK indica que es disparado por flanco ascendente; el círculo señala que el disparo se hace con el flanco descendente, lo cual significa que los datos se transfieren desde las entradas hasta la salida Q cuando el pulso de reloj efectúa una transición desde ALTO hasta BAJO.


La tabla de verdad de la figura presenta cuatro modos de operación útiles para el flip-flop J-K: 





• Modo de retención (hold). Este modo corresponde al estado de memoria. Los pulsos de reloj en la entrada CK no tienen efecto alguno sobre las salidas.
• Modo reinicializa (reset). La salida Q se lleva a 0 cuando J = 0, K=1 y el pulso de reloj cambia de ALTO a BAJO.
• Modo inicializa (set). La salida Q se lleva a 1 cuando J = 1, K = 0 y el pulso de reloj cambia de ALTO a BAJO.
• Modo de cambio de estado o de conmutación (toggle). En este modo, el estado de la salida Q se cambia de manera alterna (de 1 a 0, de 0 a 1 y así sucesivamente) cada vez que llega un pulso de reloj. Se dice entonces que el FF J-K está en modo de transición cuando la entrada J y K permanecen en 1. Este modo de operación es muy útil.

Ecuación: 


Al igual que las compuertas, los flip-flops viene en una presentación tipo DIP. Mientras las compuertas se utilizan para construir circuitos lógicos combinacionales, los flip-flops son los bloques fundamentales para el diseño de circuitos lógicos secuenciales. El término secuencial significa que la salida de cada FF se conecta a la entrada del siguiente FF con el fin de determinar su funcionamiento.




Flip-flop D 


En la figura se presenta el símbolo lógico para el flip-flop tipo D; sólo tiene una entrada para datos y otra para el pulso de reloj CK. Sin embrago, tiene dos salida Q y Q’, como todos los flip-flops.


El nombre flip-flop D significa flip-flop de dato. En algunas ocasiones también recibe el nombre de flip-flop de retardo debido a que se suele emplear para retrasar, en un lapso equivalente a un ciclo de reloj, la aparición del dato en la salida Q. Este retardo, de pocos nanosegundos, puede ser muy importante en aplicaciones donde interviene muchos circuitos.


La cabeza de flecha (> ) que está inmediatamente después de la entrada de reloj en la figura , indica que el FF es disparado por flanco. En este caso, el flip-flop D es un FF disparado por flanco ascendente, término que significa que el dato se transfiere desde la entrada D hasta la salida Q cuando el pulso de reloj efectúa una transición desde el estado BAJO hasta el ALTO. Se utiliza un pequeño círculo para indicar que el FF se dispara cuando la transición del pulso de reloj se lleva a cabo en dirección opuesta; es decir, desde ALTO hasta BAJO.




Flip-flop T


Algunas versiones del flip-flop T operan bajo el control de los pulsos del reloj, como lo muestra la figura 6.35a. En este caso, el flip-flop alterna si T=1 cuando el reloj hace una transición de alto a bajo y conserva su estado actual si T=0 cuando el flip-flop está controlado por el reloj.


El circuito equivalente del flip-flop T con reloj, es sólo un flip-flop JK con entradas J=K=T, y su entrada C es controlada por la señal del reloj. La ecuación característica del flip-flop T con reloj se puede deducir de la ecuación del flip-flop JK, sustituyendo T por J y K de la manera siguiente:




Para T=0, la ecuación característica se reduce a Q* = Q, que es la condición de retención, mientras que para T=1, la ecuación característica es Q* = , que representa la condición de alternancia.